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       高級(jí) FPGA 實(shí)現(xiàn)涵蓋了ISE 軟件工具套裝和Xilinx 硬件最復(fù)雜的內(nèi)容。這一為期2天的課程中所包含的8 個(gè)實(shí)驗(yàn)可為您提供動(dòng)手實(shí)踐經(jīng)驗(yàn)，內(nèi)容將包括Synplify 和XilinxXST 工具。課程要求首先學(xué)習(xí) FPGA 設(shè)計(jì)基礎(chǔ)和面向性能的設(shè)計(jì)2 門(mén)課程。最好具備Verilog 或VHDL 方面的知識(shí)，并至少具備6 個(gè)月的采用Xilinx 工具和FPGA 的設(shè)計(jì)經(jīng)驗(yàn)。

        ?? 具備 VHDL 或Verilog 方面的中等知識(shí)
        ?? 至少具備 6 個(gè)月的使用Xilinx 工具和FPGA 的設(shè)計(jì)經(jīng)驗(yàn)

        ?? 創(chuàng)建并編輯布局邏輯約束和創(chuàng)建時(shí)序約束
        ?? 創(chuàng)建 RPM(Relationally Placed Macros)以提升關(guān)鍵路徑的性能
        ?? 利用有效時(shí)鐘電路來(lái)對(duì) Spartan 系列的時(shí)鐘資源進(jìn)行管理并優(yōu)化您的系統(tǒng)架構(gòu)
        ?? 使用 Floor planner 及采用模塊化設(shè)計(jì)及增量設(shè)計(jì)技術(shù)來(lái)實(shí)現(xiàn)高效布局
        ?? 在FPGA Editor 查看并編輯已有的布線設(shè)計(jì)，優(yōu)化后布局布線，并實(shí)現(xiàn)更有效的Chipscope內(nèi)嵌測(cè)
            試，顯著減少調(diào)試時(shí)間

        實(shí)驗(yàn)1． 時(shí)序分析器
        創(chuàng)建全局時(shí)序約束，閱讀時(shí)序報(bào)告，添加專(zhuān)門(mén)路徑的約束(Multicycle 和False Path)，應(yīng)用高級(jí)實(shí)現(xiàn)選
        項(xiàng)。
        實(shí)驗(yàn)2． UCF
        直接向UCF 文件中寫(xiě)約束，引導(dǎo)實(shí)現(xiàn)的性能結(jié)果。
        實(shí)驗(yàn)3． 腳本控制
        將程序命令寫(xiě)到批處理文件中，來(lái)實(shí)現(xiàn)設(shè)計(jì)。然后調(diào)整程序轉(zhuǎn)換，從設(shè)計(jì)中獲得最大的性能。
        實(shí)驗(yàn)4． RPM
        在UCF 文件中創(chuàng)建RPM。使用時(shí)序分析器發(fā)現(xiàn)不滿足時(shí)序約束的路徑，并確定該路徑組成。RLOC 路
        徑組成，以創(chuàng)建RPM 并改善路徑的時(shí)序。
        實(shí)驗(yàn)5． 分治法
        利用增量的設(shè)計(jì)技巧和 Floorplanner 來(lái)有效實(shí)施“分治法”技巧。
        實(shí)驗(yàn)6． FPGA Editor
        采用FPGA Editor 來(lái)查看并編輯設(shè)計(jì)。分析CLB 的內(nèi)容;加探針; 對(duì)組件進(jìn)行刪除，布局，修改;分析長(zhǎng)
        網(wǎng)絡(luò)。
        實(shí)驗(yàn)7． 減少時(shí)鐘周期，采用所有您獲得的知識(shí)來(lái)減少時(shí)鐘周期延遲。